▣ 강좌명: Design Compiler를 이용한 디지털논리회로 합성(중급)

▣ 강사: 이찬호 교수

▣ 강의일시: 25. 2. 10. (월) ~ 25. 2. 12. (수), 10:00~16:00 (※ 점심시간 1시간 포함)

▣ 교육장소 및 정원: 숭실대학교 형남공학관 313호, 20명

▣ 강의목표: Verilog-HDL로 디지털로직을 구현하고, AMD사 Xilinx FPGA 보드를 이용하여 로직 시뮬레이션, 논리합성 및 FPGA로 칩을 구현하여 동작을 확인하는 방법을 이해한다.

▣ 강의개요: 

 - Synopsys Design compiler 사용법 습득
 - Design partition 기법
 - 합성을 위한 Coding style guideline
 - 기본적인 Timing constraint와 static timing analysis
 - 합성결과 최적화

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▣ 접수 및 합격자발표:
  - 접수기간: 25. 1. 13. (월) ~ 25. 1. 24. (금)
  - 합격자발표: 25. 1. 31. (금) / ※ 개별 메일로 전달 예정


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