2023년 전국대학생 AI 반도체 설계 1차 공지

2023-08-16

세부 사항은 주간단위로 공지됩니다.

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개별 모듈 설계, 각 모듈 별 schematic, layout, 성능 지표 제출하길 바랍니다.

개별 모듈을 합한 응용 구조는 10월 초 공지됩니다.

최종 과제의 full chip layout을 기반으로 PPA로 평가합니다.  

▣ 설계 기본 조건

1. Cadence virtuoso로 설계하고 제공된 서울대학교 서버내에서 모든 설계를 진행
2. Technology: gpdk090, 1 poly, 5 metal (maximum)
3. Core supply voltage 1.0V
4. Chip I/O pad size: 20um x 20um
5. Chip input: Digital 1/0 (1V/0V), Chip Output: Analog (0~1V)
6. 입력 Bit stream 주파수: 1Mhz
7. Internal Clock: 1 Ghz
8. Neuron state update: 1ns
9. Neuron은 아날로그로 동작 하나 100:1로 reuse 할 수 있도록 할 것
10. Neuron reuse를 위해 시계열로 input, output stream을 저장하고, Neuron에 1000배속으로 입력할 수 있도록 함.
11. Neuron 연산과 Neuron 간 신호 송수신은 번갈아가며 이루어짐

▣ 설계 결과물 타팀 제공을 위한 추천 사항 (공개용 모듈은 별도 공지 후, 주관자에게만 제출)

1. Module Layout 형태: 직사각형
2. I/O Location: module Input location: let top, module output location: right Top
3. I/O Placement order: core supply voltage (start), signal1, signal2, …, ground (end)

▣ 설계 모듈

. Leaky-integrating and Fire Neuron Body (output 1V)

. Input weight multiplier (0~1)

. Memory/buffer (chip input, neuron output): Input bit buffer, Output buffer

. Network Multiplexer/bus: 10 neuron output to 10 neuron input

▣ Signal flow

. Digital bit stream Input à input stream memory à Weight multiplier à Neuron Body à output memory à neuron network à input stream memory à Weight multiplier à Neuron Body à chip output

. n input stream à m neuron à l neuron à k output

▣ Evaluation: Power, Performance, Area

Power: Energy로 대체. 동일한 input stream으로 동일 시간 내에 소모한 에너지를 출력.

Performance: 주어진 특성 만족 여부

Area: Cost evaluation: active core cost: 10, each metal layer cost 2, if 5 metal = cost 10example: 1mm² with 5 metal = 1 x (10+2x5) = 20, 1mm² with 2metal = 1 x (10+2x2) = 14

▣ 제출물: Schematic, layout of input module, neuron body module, network module 모듈 설계 결과 정리 Table (모든 참가자에게 공지에 사용, Library로 Open)

▣ 제출 방법
  * 제출 : eric.ryu@snu.ac.kr
  * 메일 제목: [2023 AISEMI] 팀명, 1차 과제 제출
  * Due Date : 2023 09 30 18:00

*홈페이지 게시판 문의 시 즉각적인 응대가 어려울 수 있으므로 문의사항은 메일로 회신바랍니다.